1.8 V可配置寄存缓冲器，适合DDR2 RDIMM应用

SSTU32864是25位1:1或14位1:2的可配置寄存缓冲器，适用于1.7 V至1.9 V V_DD操作。

所有时钟和数据输入都兼容适用于SSTL_18的JEDEC标准。控制输入是LVCMOS。所有输出都是1.8 V CMOS驱动器，最适合驱动DDR2 DIMM负载。

SSTU32864根据差分时钟（CK和CK）进行工作。数据在CK变为高电平与CK变为低电平这两者交叉进行时寄存。

C0输入控制从A配置（低电平时）到B配置（高电平时）的1:2针脚分配的针脚配置。C1输入控制从25位1:1（低电平时）到14位1:2（高电平时）的针脚配置。

该器件支持低功耗待机操作。复位输入(RESET)为低电平时，差分输入接收器禁用，且允许无驱动(浮动)数据、时钟和参考电压(V_REF)输入。此外，RESET为低电平时所有寄存器都会复位，且所有输出都会被强制为低电平。LVCMOS RESET输入和Cn输入必须始终保持在有效逻辑高电平或低电平。

为确保在提供稳定时钟前已确定寄存器的输出，RESET必须在上电期间保持在低电平状态。

在DDR2 RDIMM应用中，RESET被指定为与CK和CK完全异步。因此，这两者之间无法确保任何时序关系。当进入复位状态时，寄存器会被清零，数据输出会被驱动为低电平，相对于禁用差分输入接收器的时间非常快速。然而，当退出复位状态时，寄存器会处于有源状态，相对于使能差分输入接收器的时间非常快速。只要数据输入为低电平且时钟从RESET的低电平到高电平跃迁开始一直到输入接收器被完全使能的这段时间内一直保持稳定，SSTU32864的设计就必须确保输出一直处于低电平，从而确保输出上无干扰。

该器件可监视DCS输入和CSR输入，并且在这两者都为高电平时会根据不断变化的状态选通Qn输出。只要DCS或CSR输入为低电平，Qn输出就会正常工作。RESET输入的优先级高于DCS和CSR控制并且会将输出强制为低电平。如果无需DCS控制功能，则CSR输入可以硬接地，其中DCS的设置时间要求将与其它Dn数据输入的相同。

SSTU32864采用的是96引脚的薄型细间距球栅阵列(LFBGA96)封装。